通常一提到3D晶片就會聯(lián)想到采用矽穿孔(TSV)連接的晶片堆疊。但事實上，還有一些技術(shù)并未采用TSV，如BeSang公司最近授權(quán)給韓國海力士(SKHynix)的垂直晶體陣列技術(shù)。此外，由半導(dǎo)體研究聯(lián)盟(SRC)贊助加州柏克萊大學最近開發(fā)出采用低溫材料的新技術(shù)，宣稱可帶來一種低成本且靈活的3D晶片制造方法。

    該技術(shù)直接在標準CMOS晶片上的金屬薄層之間制造主動元件，從而免除了垂直堆疊電晶體或以TSV堆疊晶片的開銷。

    「對我來說，令人振奮的部份在于它是一款單晶片的整合，而不是采用至今在實現(xiàn)3D整合時所用的晶片堆疊技術(shù)，」SRC奈米制造科學總監(jiān)BobHavemann表示，「這種方法能夠以更低得多的成本提供更大的靈活性�！�

    利用金屬頂層之間的主動元件，為晶片設(shè)計者提供一款有利的新工具。

    「這種方式為設(shè)計領(lǐng)域帶來了一個全新的境界──能夠在任何金屬層之間加進主動元件。設(shè)計者將為此新途徑感到振奮，他們的夢想一直是能夠隨心所欲地在任何層加進主動元件，從而增加他們想要的功能與性能，現(xiàn)在他們的夢想得以成真。」

在CMOS基板上涂布氧化物(藍色)的金屬層上印制干涉式薄膜電晶體。 （來源：SRC）

    可以確定的是，能以夠低的溫度制造而又不至于干擾下層CMOS晶片層的電晶體在性能方面將會有所限制，但柏克萊大學的研究團隊宣稱，這些低溫材料目前已經(jīng)相當實用了，未來還會進展的更好。

    「許多氧化物材料利用了工程師針對顯示應(yīng)用而開發(fā)的錫、銦、鋅與鎵，」加州大學柏克萊分校電子工程與電腦科學教授VivekSubramanian表示，「但它們所能達到性能數(shù)據(jù)夠高，沈積溫度夠低，因而十分適合整合于CMOS金屬層中。」

    該技術(shù)的工作原理是先制造出CMOS晶片和第一層金屬薄層。其后，設(shè)計者可自行選擇在各金屬層(目前的晶片最多達15層)之間添加更多主動元件，。

    「事實證明，利用旋轉(zhuǎn)涂層以及各種印制技術(shù)，你可以使用由該方案沉積而來的材料在CMOS金屬層間制作出相當高性能的電晶體，」Subramanian說。

    不過，這項制作電晶片的技術(shù)目前仍處于試驗階段，但其范圍涵蓋從旋轉(zhuǎn)涂層以及用傳統(tǒng)微影技術(shù)到制作圖案，到以噴墨直接列印，或甚至是次微米級的凹印、奈米壓印等其他技術(shù)。

    「首先，我們在金屬層表面增添一層電介質(zhì)，然后在其上添加一層電晶體，」Subramanian說，「而最妙之處在于你可加進更多的電介質(zhì)層，在各金屬層之間任意交錯電晶體。為此，你必需使用相容的材料，并在400℃(752℉)的溫度下進行制造。我們目前已能沈積出氧化物與氮化物，并取得良好的性能了�！�

    可以確定的是，這些交錯的電晶體還無法達到像CMOS上的矽晶電晶體一樣的高性能，但在用于驅(qū)動感測器或存取記憶體等特定目的時，Subramanian表示使用這些交錯的電晶體已經(jīng)綽綽有余了。

    「下一步我們打算利用透明導(dǎo)體在金屬層上添加感測器，以便實現(xiàn)互連；此外，更有意義的是我們考慮用于3D晶片的許多材料與其他人打算用于‘電阻式隨機存取記憶體’(RRAN)的材料是一樣的，因而可能讓我們在處堙上堆疊RRAM層。我們的下一步持續(xù)改善電晶體，以便能提供更多設(shè)計靈活度，然后再使其與RRAM、記憶體存取進行整合�！�

    SRC所贊助的這項開發(fā)計劃屬于一個三年計劃中的第二年，接下來還將在SRC的半導(dǎo)體技